332

В данной работе моделируется распределение амплитуды случайного телеграфного шума, индуцированного единичным ловушечным дефектом, встроенным на границе раздела диэлектрик-полупроводник по поверхности канала безпереходного трехзатворного МОП транзистора. Рассматривается поверхность потолка и боковая поверхность канала. Полученное распределение связывается с распределением плотности тока в канале транзистора.

  • Name of journal
  • Number of edition
  • View count 332
  • Web Address
  • DOI
  • Date of creation in the UzSCI system 22-08-2020
  • Read count 203
  • Date of publication
  • Main LanguageRus
  • Pages296-301
Русский

В данной работе моделируется распределение амплитуды случайного телеграфного шума, индуцированного единичным ловушечным дефектом, встроенным на границе раздела диэлектрик-полупроводник по поверхности канала безпереходного трехзатворного МОП транзистора. Рассматривается поверхность потолка и боковая поверхность канала. Полученное распределение связывается с распределением плотности тока в канале транзистора.

Русский

The distribution of random telegraph noise amplitude in Junctionless MOSFET induced by single charge trapped at interface of the channel is simulated . It is considered the top as well as side wall surface of the channel

№ Author name position Name of organisation
1 Atamuratov A.E.
2 Xalilloev M.M.
3 Yusupov A..
№ Name of reference
1 B. Kaczer, J. Franco , P. Weckx , Ph.J. Roussel , V. Putcha, E. Bury, M. Simicic, A. Chasin , D. Linten , B. Parvais , F. Catthoor, G. Rzepa , M. Waltl , T. Grasser. A brief overview of gate oxide defect properties and their relation to MOSFET instabilities and device and circuit time-dependent variability. Microelectronics Reliability, Volume 81, February 2018, Pages 186-194.
2 S.R.Sriram, B.Bindu. Analytical modeling of random discrete traps induced threshold voltage fluctuations in double-gate MOSFET with HfO2/SiO2 gate dielectric stack. Microelectronics Reliability. Volume 99, August 2019, Pages 87-95.
3 V. Velayudhan, F. Gamiz, J. Martin-Martinez, R. Rodriguez, M. Nafria, X. Aymerich. Influence of the interface trap location on the performance and variability of ultra-scaled MOSFETs. Microelectronics Reliability 53 (2013) 1243–1246.
4 Y.Contoyiannis, S.M.Potirakis, S.G.Stavrinides, M.P.Hanias, D.Tassis, C.G.Theodorou. Intermittency-induced criticality in the random telegraph noise of nanoscale UTBB FD-SOI MOSFETs. Microelectronic Engineering, Volume 216, 15 August 2019, 111027
5 .A. E. Abdikarimov. The Influence of a Single Charged Interface Trap on the Subthreshold Drain Current in FinFETs with Different Fin Shapes. Technical Physics Letters, 2020, Vol. 46, No. 5, pp. 496–498.
6 Chi-Woo Lee, Isabelle Ferain, Aryan Afzalian, Ran Yan, Nima Dehdashti Akhavan, Pedram Razavi, Jean-Pierre Colinge. Performance estimation of junctionless multigate transistors. Solid-State Electronics, Volume 54, Issue 2, February 2010, Pages 97-103.
Waiting